با سلام و خسته نباشید خدمت اساتید
اگه امکان دارد توضیحی درباره تفاوت ها و کاربرد عبارات constant و variable و signal در زبان VHDL بیان کنید ؟ و تو چه جا هایی از هر کدوم باید استفاده کنیم؟؟
سلام،
برای توصیف رجیسترها و سیم‌ها در زبان VHDL از signal استفاده می‌شود. سیگنال‌ها بسته به اینکه به چه نحو استفاده شوند، می‌توانند به صورت یک رجیستر یا سیم پیاده‌سازی شوند.
اگر به سیگنال در محیط concurrent ارجاع انجام شود، تبدیل به سیم می‌شود و اگر در محیط پراسس و درون شرط لبه بالارونده کلاک به آن ارجاع انجام شود، به صورت رجیستر پیاده‌سازی می‌شود.
Variableها فقط در پراسسی که تعریف می‌شوند قابل استفاده هستند. مقدار سیگنال‌ها وقتی پراسس فعال می‌شوند تغییر نمی‌کنند، اما مقدار Variable تغییر می‌کند. استفاده بدون بینش کافی از Variableها باعث کاهش سرعت مدار می‌شود و توصیه می‌شود از آنها استفاده نشود.
موفق باشید.