انجمن گفتگوی فراد اندیش

به اشتراک بگذارید:
آگاه‌سازی‌ها
پاک‌کردن همه

قید period

2 ارسال‌
2 کاربران
0 لایک
790 نمایش‌
(@muhammadreza)
ارسال‌: 1
New Member Customer
شروع کننده موضوع
 

سلام مهندس
وقت بخیر
من فرکانس ورودی FPGA رو ۵۰ مگ تنظیم کردم و این فرکانس رو به کمک قید period در UCF نوشتم. بعد از مراحل سنتز و place و route، گزارش post- PAR... رو که بررسی کردم، فرکانس بیشینه ی ۲۰۰ مگ رو برای پروژه درنظر گرفت. سوالم اینه که اگر نرم افزار تلاشش بر مبنای فرکانس ۵۰ مگ است پس چرا فرکانس بیشتری برای پروژه درنظر گرفته شده؟ آیا این مساله باعث مصرف منابع بیشتری از FPGA میشود یا خیر؟ مرسی

 
ارسال‌شده : 14 خرداد، 1398 6:21 ب.ظ
(@ask_linx)
ارسال‌: 16
Active Member
 

با سلام، دوست عزیز مساله تایمینگ و فرکانس کاری مدار موضوعی است که با توجه به مسیریابی بین بخشهای مختلف درون FPGA تعیین میشه و ارتباطی به منابع مصرفی نداره، کنترل منابع مصرفی روی FPGA مستقیما به نوع کدنویسی شما بر می گرده، البته تا حدودی با استفاده از قیود جانمایی نیز قابل کنترل هستش، ابزار سنتز در صورتی که قادر به برآورده کردن خواسته های شما باشه، بهینه سازی رو متوقف میکنه و سرعت سنتز و پیاده سازی رو کاهش میده.
اگر هنوز سوالی در این رابطه دارید می تونید از طریق ID تلگرام ask_linx@ با من در تماس باشید.

 
ارسال‌شده : 17 تیر، 1398 11:46 ب.ظ
به اشتراک بگذارید:
>