ایجاد ارتباط UART با کد VHDL - زبان توصیف سخت‌افزاری VHDL https://faradandish.com/community/vhdl/%d8%a7%db%8c%d8%ac%d8%a7%d8%af-%d8%a7%d8%b1%d8%aa%d8%a8%d8%a7%d8%b7-uart-%d8%a8%d8%a7-%da%a9%d8%af-vhdl/ پرسش و پاسخ در زمینه طراحی دیجیتال با FPGA fa-IR Wed, 13 May 2026 00:24:16 +0000 wpForo 60 پاسخ: ایجاد ارتباط UART با کد VHDL https://faradandish.com/community/vhdl/%d8%a7%db%8c%d8%ac%d8%a7%d8%af-%d8%a7%d8%b1%d8%aa%d8%a8%d8%a7%d8%b7-uart-%d8%a8%d8%a7-%da%a9%d8%af-vhdl/#post-1000373 Wed, 28 Apr 2021 10:12:30 +0000
ارسال‌شده توسط: @farzadaavajgmail-com

با سلام کد VHDL یک ارتباط UART رو با استفاده از ماشین حالت نوشتم و شبیه سازی رفتاری رو هم انجام دادم. ارتباط به گونه ای است که گیرنده RX یک ورودی هشت بیتی به همراه بیت های stop و start را دریافت می کند. گیرنده پس از دریافت کامل دیتای هشت بیتی و هم چنین دریافت آخرین بیت یعنی بیت stop اجازه ارسال دیتا را با یک کردن یک خروجی valid به فرستنده می دهد سپس فرستنده شروع به ارسال دیتا به صورت سریال می کند گیرنده نیز همزمان دیتا سریال جدید بعدی را دریافت می کند اما تا زمانی که بیت Stop دریافت نشده آن را در ورودی فرستنده قرار نمی دهد. طبیعتا چون گیرنده 10 بیت را دریافت می کند و فرستنده 8 بیت را می فرستد (هردو با نرخ بیت یکسان) از لحاظ زمانی دیتای اشتباه رد و بدل نمی شود.
شکل موج را ضمیه کردم اما از صحت عملکرد این ارتباط مطمین نیستم.

و سوال که داشتم فراموش کردم. مقدار پیش فرض خروجی فرستنده یعنی TX زمانی که دیتا آماده ارسال نیست باید یک باشد و یا صفر؟

من در کد خودم یک گذاشتم

]]> زبان توصیف سخت‌افزاری VHDL فرزاد https://faradandish.com/community/vhdl/%d8%a7%db%8c%d8%ac%d8%a7%d8%af-%d8%a7%d8%b1%d8%aa%d8%a8%d8%a7%d8%b7-uart-%d8%a8%d8%a7-%da%a9%d8%af-vhdl/#post-1000373 ایجاد ارتباط UART با کد VHDL https://faradandish.com/community/vhdl/%d8%a7%db%8c%d8%ac%d8%a7%d8%af-%d8%a7%d8%b1%d8%aa%d8%a8%d8%a7%d8%b7-uart-%d8%a8%d8%a7-%da%a9%d8%af-vhdl/#post-1000372 Wed, 28 Apr 2021 10:04:38 +0000 با سلام کد VHDL یک ارتباط UART رو با استفاده از ماشین حالت نوشتم و شبیه سازی رفتاری رو هم انجام دادم. ارتباط به گونه ای است که گیرنده RX یک ورودی هشت بیتی به همراه بیت های stop و start را دریافت می کند. گیرنده پس از دریافت کامل دیتای هشت بیتی و هم چنین دریافت آخرین بیت یعنی بیت stop اجازه ارسال دیتا را با یک کردن یک خروجی valid به فرستنده می دهد سپس فرستنده شروع به ارسال دیتا به صورت سریال می کند گیرنده نیز همزمان دیتا سریال جدید بعدی را دریافت می کند اما تا زمانی که بیت Stop دریافت نشده آن را در ورودی فرستنده قرار نمی دهد. طبیعتا چون گیرنده 10 بیت را دریافت می کند و فرستنده 8 بیت را می فرستد (هردو با نرخ بیت یکسان) از لحاظ زمانی دیتای اشتباه رد و بدل نمی شود.
شکل موج را ضمیه کردم اما از صحت عملکرد این ارتباط مطمین نیستم.

]]> زبان توصیف سخت‌افزاری VHDL فرزاد https://faradandish.com/community/vhdl/%d8%a7%db%8c%d8%ac%d8%a7%d8%af-%d8%a7%d8%b1%d8%aa%d8%a8%d8%a7%d8%b7-uart-%d8%a8%d8%a7-%da%a9%d8%af-vhdl/#post-1000372