پردازش سیگنال دیجیتال با FPGA - انجمن گفتگوی فراد اندیش https://faradandish.com/community/signal-processing/ پرسش و پاسخ در زمینه طراحی دیجیتال با FPGA fa-IR Sun, 03 May 2026 15:05:38 +0000 wpForo 60 استفاده از cordic در محیط concurrent https://faradandish.com/community/signal-processing/%d8%a7%d8%b3%d8%aa%d9%81%d8%a7%d8%af%d9%87-%d8%a7%d8%b2-cordic-%d8%af%d8%b1-%d9%85%d8%ad%db%8c%d8%b7-concurrent/ Wed, 27 Aug 2025 18:53:34 +0000 بار عرض سلام، 
الگوریتم پردازشی من علاوه بر x به (x)abs  نیاز دارد، چون مقدار X عددی مختلط است مجبور هستم برای محاسبه abs(x) از Cordic استفاده کنم. ماژول Cordic به کلاک نیاز دارد. در نتیجه فقط درلبه بالا زونده Clock ورودی می گیرد و خروجی می گیرد که همزان می شود با زمان شروع process بنظر خودم اینجه به مشکل بر می خورم، چون دقیقا خروجی Cordic برای ورودی Process نیاز است، برای رفع این مشکل باید چیکارکنم.

]]> پردازش سیگنال دیجیتال با FPGA Ali Asghar Sharifi najafabadi https://faradandish.com/community/signal-processing/%d8%a7%d8%b3%d8%aa%d9%81%d8%a7%d8%af%d9%87-%d8%a7%d8%b2-cordic-%d8%af%d8%b1-%d9%85%d8%ad%db%8c%d8%b7-concurrent/ پردازش موازی1 https://faradandish.com/community/signal-processing/%d9%be%d8%b1%d8%af%d8%a7%d8%b2%d8%b4-%d9%85%d9%88%d8%a7%d8%b2%db%8c1/ Wed, 27 Aug 2025 18:46:39 +0000 با عرس سلام خدمت همه دوستان
من در حال پیاده سازی یک الگوریتم پردازشی هستم که برای ساده تر شدن پیاده سازی و برآورده شده حداکثر فرکانس مدار. قصد دارم هر قسمت را در یک process  جداگانه محاسبه کنم و در نهایت خروجی سه Process  را در محیط Concurrent با هم جمع کنم، یک ابهامی که الان دارم این است که ایا وقتی سه خروجی آماده شد جمع صورت می گیرد یا نه؟ چه گونه می توانم این ها را هم زمان کنم؟ (هر سه بخش فقط x  را به عنوان وردی نیاز دارند)

]]> پردازش سیگنال دیجیتال با FPGA Ali Asghar Sharifi najafabadi https://faradandish.com/community/signal-processing/%d9%be%d8%b1%d8%af%d8%a7%d8%b2%d8%b4-%d9%85%d9%88%d8%a7%d8%b2%db%8c1/ Fixed point model https://faradandish.com/community/signal-processing/fixed-point-model/ Thu, 06 Feb 2025 06:25:49 +0000 سلام کسی راه حل بهتر و مکانیزه تری از s.m.n داره؟ 

یک tool بنام fixed point tool تو متلب هست ولی یکی دو بار تلاش کردم ولی از نتایجش مطمین نیستم.

با تشکر

]]> پردازش سیگنال دیجیتال با FPGA هادی شهامت https://faradandish.com/community/signal-processing/fixed-point-model/ فیلتر طراحی شده IIR با ورودی Step خوب جواب میدهد ولی با تغییر به ورودی DSS Sin خروجی xxxx ظاهر می شود. https://faradandish.com/community/signal-processing/%d9%81%db%8c%d9%84%d8%aa%d8%b1-%d8%b7%d8%b1%d8%a7%d8%ad%db%8c-%d8%b4%d8%af%d9%87-iir-%d8%a8%d8%a7-%d9%88%d8%b1%d9%88%d8%af%db%8c-step-%d8%ae%d9%88%d8%a8-%d8%ac%d9%88%d8%a7%d8%a8-%d9%85%db%8c%d8%af/ Thu, 31 Oct 2024 10:54:06 +0000 سلام دوستان

وقتتون بخیر

من یک فیلتر درجه 3 طبق آموزش استاد پیاده کردم و خروجی آن طبق آموزش استاد برای ورودی پله در محیط سیمولینک خروجی دارد. ولی وقتی ورودی رو به یک موج سینوسی تغییر میدم خروجی قرمز شده و xxxxxxxxx رو نمایش میده.  من در تستبنچ، ورودی پله رو کامنت کردم و ورودی پیشفرض سینوسی است. بی نهایت ممنونم اگر راهنمایی کنید.

]]> پردازش سیگنال دیجیتال با FPGA امیر محمدی https://faradandish.com/community/signal-processing/%d9%81%db%8c%d9%84%d8%aa%d8%b1-%d8%b7%d8%b1%d8%a7%d8%ad%db%8c-%d8%b4%d8%af%d9%87-iir-%d8%a8%d8%a7-%d9%88%d8%b1%d9%88%d8%af%db%8c-step-%d8%ae%d9%88%d8%a8-%d8%ac%d9%88%d8%a7%d8%a8-%d9%85%db%8c%d8%af/ یادگیری عمیق،پردازش صوت و پردازش سیگنال حیاتی https://faradandish.com/community/signal-processing/%db%8c%d8%a7%d8%af%da%af%db%8c%d8%b1%db%8c-%d8%b9%d9%85%db%8c%d9%82%d8%8c%d9%be%d8%b1%d8%af%d8%a7%d8%b2%d8%b4-%d8%b5%d9%88%d8%aa-%d9%88-%d9%be%d8%b1%d8%af%d8%a7%d8%b2%d8%b4-%d8%b3%db%8c%da%af%d9%86/ Thu, 01 Sep 2022 08:16:56 +0000 با سلام خدمت استاد عزیز..متاسفانه در کل دوره در مورد پیاده سازی بهینه ی این کد ها در متلب حرفی گفته نشده .. من هنوز متوجه نمیشم باید  با ابزار hls  کد های c یا متلب رو ایپی کنم  ,و یا باید با متدی به مدل fixed poind  یا اصلاحا dfg  مستقیما به بلوک های ضرب و جمع و رجیستر برسم .. hdl کد ایا باید استفاده کنم؟؟ این ایپی ها لایسنس های گرونی دارن برای مجوز استفاده در دستگاه صنعتی که در خارج ایران توسط شرکت های خیلی بزرگ استفاده میشن.. منو راهنمایی کنید . ممنون

]]> پردازش سیگنال دیجیتال با FPGA MOHAMMAD YOUSEFI https://faradandish.com/community/signal-processing/%db%8c%d8%a7%d8%af%da%af%db%8c%d8%b1%db%8c-%d8%b9%d9%85%db%8c%d9%82%d8%8c%d9%be%d8%b1%d8%af%d8%a7%d8%b2%d8%b4-%d8%b5%d9%88%d8%aa-%d9%88-%d9%be%d8%b1%d8%af%d8%a7%d8%b2%d8%b4-%d8%b3%db%8c%da%af%d9%86/ تایمر با رزولوشن 1nS https://faradandish.com/community/signal-processing/%d8%aa%d8%a7%db%8c%d9%85%d8%b1-%d8%a8%d8%a7-%d8%b1%d8%b2%d9%88%d9%84%d9%88%d8%b4%d9%86-1ns/ Wed, 01 Dec 2021 13:12:17 +0000 آیا میشود با FPGA تایمری ساخت که با یک سیگنال با کلاک 1GHzشروع به شمارش کند و با سیگنال بعدی توقف نماید و نتایج را گزارش کند؟ دقت این دستگاه باید درحد 1nsباشد

]]> پردازش سیگنال دیجیتال با FPGA حسین قلی زاده کیسمی https://faradandish.com/community/signal-processing/%d8%aa%d8%a7%db%8c%d9%85%d8%b1-%d8%a8%d8%a7-%d8%b1%d8%b2%d9%88%d9%84%d9%88%d8%b4%d9%86-1ns/ فایل تست بنچ https://faradandish.com/community/signal-processing/%d9%81%d8%a7%db%8c%d9%84-%d8%aa%d8%b3%d8%aa-%d8%a8%d9%86%da%86/ Sun, 01 Aug 2021 21:22:16 +0000 " هدف من طراحی یک فیلتر FIR میان گذر با پهنای باند 10 مگاهرتز، فرکانس سمپلینگ 100 مگاهرتز، فرکانس مرکزی 20 مگاهرتز و مرتبه 80، شبیه سازی فیلتر در isim و در آخر بدست آوردن طیف ورودی و خروجی سیگنال فیلتر بود."

 کاری که انجام دادم فیلتر را در fdatool محیط متلب طراحی کردم و ضرایب فیلتر را بدست آوردم(COE). سپس این ضرایب را در یک FIR IPcore axi4 v6.3 در ISE اعمال کردم.

 

سوال اصلی بنده اینجاست که در فایل تست بنچ برای شبیه سازی فیلتر در قسمتی که باید ورودی ها را به فیلتر اعمال کنم چگونه و از چه سینتکسی باید استفاده کنم؟ 

یک روشی که میخواهم انجام دهم این است که یک سیگنال پیوسته در زمان را که از جمع دو سینوسی ساده، یکی با فرکانس 5 مگاهرتز و دیگری با فرکانس 20 مگاهرتز را به ورودی فیلترم اعمال کنم. چگونه و از چه سینتکسی برای اعمال این ورودی به فیلترم استفاده کنم؟

آیا استفاده از این روش یعنی تعریف سیگنال در متلب، نمونه برداری از آن و سپس اعمال دستورات readline و writeline صحیح است؟

 مفاهیم دقیق این دو دستور به چه صورتی است که به طور مفهومی بتوانم استفاده کنم؟ چگونه ورودی را برای ورودی شبیه ساز بخوانم؟

در مرحله اخر چگونه باید طیف خروجی را بدست آورم؟

 

خیلی ممنون میشم بنده رو راهنمایی کنید.

]]> پردازش سیگنال دیجیتال با FPGA Ali https://faradandish.com/community/signal-processing/%d9%81%d8%a7%db%8c%d9%84-%d8%aa%d8%b3%d8%aa-%d8%a8%d9%86%da%86/ resize https://faradandish.com/community/signal-processing/resize/ Wed, 23 Jun 2021 15:14:53 +0000 باسلام و احترام

بنده می خواستم در قسمتی از پروژه ام بخشی از خروجی ماژولی را آنلاین 32 بیتی را به 16 بیت تبدیل کنم و درکامپیوتر بخوانم (یعنی کل 32 بیت) چه راه حل بهینه ای پیشنهاد می کنید؟

]]> پردازش سیگنال دیجیتال با FPGA Behnam https://faradandish.com/community/signal-processing/resize/ پردازش موازی https://faradandish.com/community/signal-processing/%d9%be%d8%b1%d8%af%d8%a7%d8%b2%d8%b4-%d9%85%d9%88%d8%a7%d8%b2%db%8c/ Tue, 04 May 2021 10:16:37 +0000 سلام و وقت بخیر 

استاد ثقفی شما در دوره های پردازش سیگنال فرمودید که یکی از راههای افزایش سرعت سیستم ها پردازش موازی است برای افزایش سرعت یک فیلتر با این روش مثالی یا نمونه کدی میشه مثال بزنید.ممنون از اموزش های بسیارعالیتون

]]> پردازش سیگنال دیجیتال با FPGA zahra https://faradandish.com/community/signal-processing/%d9%be%d8%b1%d8%af%d8%a7%d8%b2%d8%b4-%d9%85%d9%88%d8%a7%d8%b2%db%8c/ پردازش سیگنال https://faradandish.com/community/signal-processing/%d9%be%d8%b1%d8%af%d8%a7%d8%b2%d8%b4-%d8%b3%db%8c%da%af%d9%86%d8%a7%d9%84/ Sun, 21 Feb 2021 14:18:57 +0000 عرض سلام خدمت استاد ثقفی .سوالی داشتم در مورد وارد کردن دیتای ورودی تعداد بالا در پیاده سازی عملی و سخت افزاری.فرض کنیم قرار است به فیلتر fir تعداد 10000 ورودی نویز صوتی وارد شود.در مثال هایی که در دوره آموزشی انجام دادیم همیشه دیتاهای زیادی که از فایل تکست از متلب میخواندیم را در محیط تست بنچ به فیلتر اعمال میکردیم و در کد اصلی فقط با یک ورودی ثابت پله برنامه را تست کردیم.چگونه میتوانیم تعداد ورودی زیاد را در کد اصلی vhdl و خارج از تست بنچ، به صورت عملی به fpga وارد کنیم؟

]]> پردازش سیگنال دیجیتال با FPGA مصطفی https://faradandish.com/community/signal-processing/%d9%be%d8%b1%d8%af%d8%a7%d8%b2%d8%b4-%d8%b3%db%8c%da%af%d9%86%d8%a7%d9%84/