به همین دلیل تصمیم گرفتم بردی را انتخاب کنم که هم دوام و کیفیت خوبی در کنار قیمت مناسب داشته باشد، هم بتواند سال‌ها در مسیر یادگیری همراه شما باشد.

با همین یک برد می‌توانید:

• دوره های طراحی دیجیتال با VHDL و DSP با ISE

• دوره اینترفیس FPGA با Vivado

• مباحث مقدماتی و پیشرفته Zynq در SDK/Vitis

• Embedded Linux روی تراشه‌های Xilinx

علاوه بر خود برد، برای اینکه بتوانید به‌ راحتی از آن در دوره‌های آموزشی مختلف استفاده کنید، موارد زیر نیز آماده شده است:

• راهنمای فارسی استفاده از برد

• شماتیک کامل برد

• فایل‌های XDC و UCF آماده

• پروژه‌های نمونه

• آموزش ساخت اولین پروژه در ISE مخصوص این برد

هدف من این بوده که اگر یک نفر در ابتدای مسیر یادگیری FPGA قرار دارد، بتواند با تهیه تنها یک برد، سال‌ها بدون نیاز به خرید سخت‌افزار جدید، آموزش ببیند و پروژه‌های مختلف را پیاده‌سازی کند. این برد را از دو سال پیش هم در چندین پروژه و هم برای همکاران و دوستانی که در حال یادگیری با دوره های مختلف بودند تهیه کرده ام و به خوبی جواب خودش را پس داده است. برای اطلاع بیشتر از مشخصات سخت افزاری برد و نحوه تهیه می توانید تلفنی یا در تلگرام و بله با من در تماس باشید.
تلفن : 09100017709

با آرزوی پیروزی و سربلندی
یوسف مهدیان

برد اموزشی در حال حاضر موجود هست و از کجا می توان تهیه نممود ؟

و سوال دیگر برای فراگیری کامل و عملی  بدون مشکل دروس سایت از سایر برد های موجود  در بازار مثل موجو پلاس می توان استفاده کرد؟

لطفا اگه امکانش هست لینک فیلم ها رو برام بفرستید که لااقل بتونم دانلود کنم و آفلاین ببینم 

و اگه امکانش هست یه راه ارتباطی بهم بدید، شماره من هم توی حساب کاربریم هست، با اون شماره تماس بگیرید 

•  سوال اول در خصوص پروژه Ethernet. اینکه من از ماژول KSZ9031RNX مربوط به شرکت Microchip استفاده می کنم که فقط لایه PHY رو داره و از پروتکل RGMII استفاده می کنه. من چه طور میتونم لایه های بعدی مثل MAC، UDP، TCP و ... رو پیاده سازی کنم؟ از کجا باید شروع کنم؟ پروتکل RGMII رو چی کارش باید بکنم؟ اگر بخوام در سمت PC نرم افزاری بنویسم که پکت ها رو در لایه UDP دریافت می کنه اینکه فقط لایه UDP رو بعد از PHY و MAC پیاده سازی کنم کافی است یا اینکه باید لایه های دیگری مثل ARP رو هم پیاده سازی کنم؟
•  سوال دوم هم در خصوص Fiber Optic هست. همونطور که میدونید و در دوره هم اشاره کردید فیبر نوری فقط Medium اش با RJ45 متفاوت هست یعنی فقط لایه PHY اش متفاوت هست وگرنه بقیه لایه ها یکسان است مثل MAC و ... . می خواستم در خصوص پیاده سازی این اینترفیس فیبر نوری هم راهنمایی بفرمائید.
• سوال سوم اینکه انتهای پروژه Ethernet و همچنین پروژه پایانی هنوز ضبط نشده است میخواستم زمان کامل شدنش رو بپرسم.
• سوال آخرم هم در خصوص نوع نگاه پیاده سازی دیجیتال. همونطور که بهتر از بنده میدونید دو نوع نگاه برای پیاده سازی هر نوع سیستمی بر روی سخت افزار وجود دارد. نگاه اول همین نگاهی است که شما در این دوره و دوره های دیگرتون دارید یعنی طراحی به کمک RTL. این نگاه زمانی که نیاز به Performance بالا باشد یا اینکه نیاز داشته باشیم به صورت Custom طراحی انجام شود مناسب و شاید تنها گزینه است. اما نگاه دوم که طراحی سطح بالا به کمک زبان های سطح بالا مثل C/C++ است هم وجود دارد و برای زمانی که نیاز به کوتاه کردن زمان طراحی و همچنین تست سریعتر و به واقع Productivity بیشتر هست، نیاز است که از این نگاه استفاده شود. یعنی از HLS. میخوام ببینم شما در زمینه مربوط به نگاه دوم یعنی HLS و پیاده سازی به کمک پلتفرم های Zynq, Versal و ... برنامه ای برای طراحی یک دوره در این خصوص دارید یا خیر؟ چون دوره های در این زمینه بسیار ناقص است وعمق مناسبی ندارد. از طرفی دوره های شما هم عمق لازم را دارند و هم اینکه بیان معلم گونه شما بسیار در فهم مسائل کمک می کند. از این رو اگر در این حوزه دوره یا دوره هایی طراحی کنید فکر می کنم در دنیا بی نظیر خواهد بود با توجه به تسلط شما به این حوزه.

من یک دوربین ov7670 با fpga پیاده سازی کردم و اطلاعات این دوربین را در یک فیفوی 8 بیتی با 38400 تا خانه ریختم و فیفو را به یک rs232 وصل کردم و دیتا ها را داخل لپ تاپ میفرستم ولی مشکلی که دارم این هست که هماهنگی بین فیفو و rs232 ایجاد نمی گردد و به دلیل کلاک بالای فیفو بیشتر دیتاها از بین می رود من چی کار کنم که فیفو بدون هماهنگی با rs232 هیچ داده ای نخواند؟ یعنی کلاک زده شود ولی دیتا بدون اجازه rs232 خوانده نشود.

سلام دوستان،

بنده نرم‌افزار Vitis رو از سایت download.ir دانلود کردم، اما در پوشه کرک، فایل‌های زیادی وجود داره و هیچ راهنمای مشخصی برای کرک کردن برنامه نیست.

اگر کسی این نرم‌افزار رو با موفقیت نصب و کرک کرده، ممنون میشم راهنمایی کنه که دقیقاً باید از کدوم فایل‌ها استفاده کنیم و مراحل کار چطور هست.

باتشکر

wire  subwire0;
wire       clk60mhz;
wire       clk_locked;
altpll u_altpll (
    .inclk       ( {1'b0, clk50mhz}     ),
    .clk         ( {subwire0, clk60mhz} ),
    .locked      ( clk_locked           ),
    .activeclock (),    .areset (1'b0),    .clkbad (),    .clkena ({6{1'b1}}),    .clkloss (),    .clkswitch (1'b0),    .configupdate (1'b0),    .enable0 (),    .enable1 (),    .extclk (),    .extclkena ({4{1'b1}}),    .fbin (1'b1),    .fbmimicbidir (),    .fbout (),    .fref (),    .icdrclk (),    .pfdena (1'b1),    .phasecounterselect ({4{1'b1}}),    .phasedone (),    .phasestep (1'b1),    .phaseupdown (1'b1),    .pllena (1'b1),    .scanaclr (1'b0),    .scanclk (1'b0),    .scanclkena (1'b1),    .scandata (1'b0),    .scandataout (),    .scandone (),    .scanread (1'b0),    .scanwrite (1'b0),    .sclkout0 (),    .sclkout1 (),    .vcooverrange (),    .vcounderrange () );
defparam u_altpll.bandwidth_type = "AUTO",    u_altpll.clk0_divide_by = 5,    u_altpll.clk0_duty_cycle = 50,    u_altpll.clk0_multiply_by = 6,    u_altpll.clk0_phase_shift = "0",    u_altpll.compensate_clock = "CLK0",    u_altpll.inclk0_input_frequency = 20000,    u_altpll.intended_device_family = "Cyclone IV E",    u_altpll.lpm_hint = "CBX_MODULE_PREFIX=pll",    u_altpll.lpm_type = "altpll",    u_altpll.operation_mode = "NORMAL",    u_altpll.pll_type = "AUTO",    u_altpll.port_activeclock = "PORT_UNUSED",    u_altpll.port_areset = "PORT_UNUSED",    u_altpll.port_clkbad0 = "PORT_UNUSED",    u_altpll.port_clkbad1 = "PORT_UNUSED",    u_altpll.port_clkloss = "PORT_UNUSED",    u_altpll.port_clkswitch = "PORT_UNUSED",    u_altpll.port_configupdate = "PORT_UNUSED",    u_altpll.port_fbin = "PORT_UNUSED",    u_altpll.port_inclk0 = "PORT_USED",    u_altpll.port_inclk1 = "PORT_UNUSED",    u_altpll.port_locked = "PORT_USED",    u_altpll.port_pfdena = "PORT_UNUSED",    u_altpll.port_phasecounterselect = "PORT_UNUSED",    u_altpll.port_phasedone = "PORT_UNUSED",    u_altpll.port_phasestep = "PORT_UNUSED",    u_altpll.port_phaseupdown = "PORT_UNUSED",    u_altpll.port_pllena = "PORT_UNUSED",    u_altpll.port_scanaclr = "PORT_UNUSED",    u_altpll.port_scanclk = "PORT_UNUSED",    u_altpll.port_scanclkena = "PORT_UNUSED",    u_altpll.port_scandata = "PORT_UNUSED",    u_altpll.port_scandataout = "PORT_UNUSED",    u_altpll.port_scandone = "PORT_UNUSED",    u_altpll.port_scanread = "PORT_UNUSED",    u_altpll.port_scanwrite = "PORT_UNUSED",    u_altpll.port_clk0 = "PORT_USED",    u_altpll.port_clk1 = "PORT_UNUSED",    u_altpll.port_clk2 = "PORT_UNUSED",    u_altpll.port_clk3 = "PORT_UNUSED",    u_altpll.port_clk4 = "PORT_UNUSED",    u_altpll.port_clk5 = "PORT_UNUSED",    u_altpll.port_clkena0 = "PORT_UNUSED",    u_altpll.port_clkena1 = "PORT_UNUSED",    u_altpll.port_clkena2 = "PORT_UNUSED",    u_altpll.port_clkena3 = "PORT_UNUSED",    u_altpll.port_clkena4 = "PORT_UNUSED",    u_altpll.port_clkena5 = "PORT_UNUSED",    u_altpll.port_extclk0 = "PORT_UNUSED",    u_altpll.port_extclk1 = "PORT_UNUSED",    u_altpll.port_extclk2 = "PORT_UNUSED",    u_altpll.port_extclk3 = "PORT_UNUSED",    u_altpll.self_reset_on_loss_lock = "OFF",    u_altpll.width_clock = 5;