سلام،

در صورتی که از قید پریود استفاده کرده باشید، ماکزیمم فرکانس کلاک قابل اعمال به مدار را می‌توانید در انتهای گزارش post PAR static timing report ملاحظه کنید.

موفق باشید.

سلام . ممنون از توجهتون .اتفاقا از قید priode هم استفاده کردم. قبلا هم ماکزیمم کلاک رو در گزارش post PAR static timing report
می تونستم ببینم. ولی یک ماژول دیگه که اضافه کردم و top madule رو هم جابجا کردم. ولی دیگه ماکزیمم کلاک رو نشون نمیداد.حتی با وجود قید priode . و الان واقعا برام مهمه که بدونم ماکزیمم کلاک قابل اعمال به برنامم چقدر هستش.

البته خود کد رو هم براتون ایمیل کردم. یه مشکل بزرگ دیگه ای که داشتم این بود که پیاده سازی من حجم زیادی از فضا رو اشغال کرده بود که تونستم با استفاده از آموزش "نحوه عملی پیاده سازی حافظه" خود شما، BROM درست کنم و تا حد بسیار زیادی حجم اشغال شده در fpga رو کم کنم. ولی الان مشکل بزرگی که دارم عدم نمایش ماکزیمم کلاک قابل اعمال به کد هستش. و همین طور که گفتم از قید پریود در usf و همچنین ماژول DCM هم استفاده کردم. و قبلا هم میتونستم ماکزیمم کلاک رو ببینم. ولی وقتی top madule رو تو پروژم تغییر دادم دیگه نتونستم ماکزیمم کلاک قابل اعمال رو در گزارشاتم ببینم.

با سلام، توجه داشته باشید که قیود پیاده سازی باید حتما نسبت به کلاک ورودی در TOP-Level تعریف شوند، اگر نام گذاری پورت ها تغییر کنه ممکنه با همچین مشکلی روبرو بشید. اگر این موضوع رو چک کردید و هنوز مشکلتون برطرف نشده، کد HDL و فایل UCF تون رو تو تلگرام به ask_linx@ بفرستید، تا مشکلتون رو بررسی کنم.