انجمن گفتگوی فراد اندیش

به اشتراک بگذارید:
Notifications
Clear all

اشکال در اجرای برنامه های جانبی نرم افزار ISE

Hamid Montazeri
(@hamidmm)
عضو جدید

با سلام

من نرم افزار ISE را نصب نموده ام اما وقتی که برنامه ها جانبی آن مانند نرم افزار impact را باز میکنم موقع پروگرام کردن FPGA این نرم افزار خود به خود بسته میشود.
<p style="text-align: right;">فکر میکنم مشکل از license  برنامه باشه. چون موقع زدن load license هم نرم افزار خود به خود بسته می شود.</p>
ممنون میشوم راه حلی برای این موضوع بیان نمایید.

نقل‌قول
شروع کننده موضوع ارسال‌شده : 18 اردیبهشت، 1396 2:00 ق.ظ
حسن کارصدیقی
(@hasan_karsedighi)
عضو فعال

سلام
از چه سیستم عاملی استفاده می کنین ؟؟؟

پاسخنقل‌قول
ارسال‌شده : 18 اردیبهشت، 1396 4:31 ب.ظ
Hamid Montazeri
(@hamidmm)
عضو جدید

ویندوز ۸

پاسخنقل‌قول
شروع کننده موضوع ارسال‌شده : 18 اردیبهشت، 1396 5:47 ب.ظ
حسن کارصدیقی
(@hasan_karsedighi)
عضو فعال

لطفا یه بار طبق آموزش زیر ISE خودتون رو crack کنید

 

http://s8.picofile.com/file/8294335334/8_8_1_10_%D8%AD%D9%84_%D9%85%D8%B4%DA%A9%D9%84_%D9%84%D8%A7%DB%8C%D8%B3%D9%86%D8%B3_%D8%AF%D8%B1_%D9%88%DB%8C%D9%86%D8%AF%D9%88%D8%B2.rar.html

پاسخنقل‌قول
ارسال‌شده : 18 اردیبهشت، 1396 7:36 ب.ظ
Hamid Montazeri
(@hamidmm)
عضو جدید

آقای مهندس مشکلم حل شد
از لطفتون سپاسگذارم

پاسخنقل‌قول
شروع کننده موضوع ارسال‌شده : 19 اردیبهشت، 1396 5:29 ق.ظ
حسن کارصدیقی
(@hasan_karsedighi)
عضو فعال

خواهش می کنم موفق باشین

پاسخنقل‌قول
ارسال‌شده : 19 اردیبهشت، 1396 1:57 ب.ظ
مجید اکبری
(@majiddd)
عضو جدید

با سلام.
من طبق ویدیوهای اموزشی، یک full adder رو میخوام شبیه سازی کنم توی نرم افزار ISim. در مرحله simulate behavioral model با این خطا برخورد می کنم.
FATAL_ERROR:Simulator:Fuse.cpp:209:1.133 - Failed to compile one of the generated C files. Please recompile with -mt off -v 1 switch to identify which design unit failed. For technical support on this issue, please visit http://www.xilinx.com/support.
ممنون میشم اگه کمک کنید.

پاسخنقل‌قول
ارسال‌شده : 2 فروردین، 1399 8:11 ق.ظ
جواد
(@m12gsj)
عضو برجسته

سلام
لطفا کدهاتون رو بزارین

پاسخنقل‌قول
ارسال‌شده : 5 فروردین، 1399 4:39 ق.ظ
مجید اکبری
(@majiddd)
عضو جدید

این کد top module:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity Example_02_FA_4bit is
Port (
A : in STD_LOGIC_VECTOR (3 downto 0);
B : in STD_LOGIC_VECTOR (3 downto 0);
Cin : in STD_LOGIC;
Sum : out STD_LOGIC_VECTOR (3 downto 0);
Cout : out STD_LOGIC
);
end Example_02_FA_4bit;

architecture Behavioral of Example_02_FA_4bit is

COMPONENT Example_01_Full_Adder
PORT(
A : IN std_logic;
B : IN std_logic;
Cin : IN std_logic;
Sum : OUT std_logic;
Cout : OUT std_logic
);
END COMPONENT;

signal C_Int : std_logic_vector (2 downto 0) := "000";

begin

FA0: Example_01_Full_Adder PORT MAP(
A => A(0),
B => B(0),
Cin => Cin,
Sum => Sum(0),
Cout => C_Int(0)
);

FA1: Example_01_Full_Adder PORT MAP(
A => A(1),
B => B(1),
Cin => C_Int(0),
Sum => Sum(1),
Cout => C_Int(1)
);

FA2: Example_01_Full_Adder PORT MAP(
A => A(2),
B => B(2),
Cin => C_Int(1),
Sum => Sum(2),
Cout => C_Int(2)
);

FA3: Example_01_Full_Adder PORT MAP(
A => A(3),
B => B(3),
Cin => C_Int(2),
Sum => Sum(3),
Cout => Cout
);

end Behavioral;

پاسخنقل‌قول
ارسال‌شده : 6 فروردین، 1399 7:46 ق.ظ
مجید اکبری
(@majiddd)
عضو جدید

و کد یکی از مازول ها:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity Example_01_Full_Adder is
Port (
A : in STD_LOGIC;
B : in STD_LOGIC;
Cin : in STD_LOGIC;
Sum : out STD_LOGIC;
Cout : out STD_LOGIC
);
end Example_01_Full_Adder;

architecture Behavioral of Example_01_Full_Adder is

begin

Cout <= (A and B) or (A and Cin) or (B and Cin);
Sum <= A xor B xor Cin;

end Behavioral;

پاسخنقل‌قول
ارسال‌شده : 6 فروردین، 1399 7:47 ق.ظ
جواد
(@m12gsj)
عضو برجسته

کدتون مشکلی نداره
ماژول تست بنچ رو چه جوری درست میکنین؟
اون رو هم بزارین

پاسخنقل‌قول
ارسال‌شده : 7 فروردین، 1399 5:23 ق.ظ
مجید اکبری
(@majiddd)
عضو جدید

hierarchy --> right click --> new source --> VHDL Test Bench.....
اینم کد تست بنچ:

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;

-- Uncomment the following library declaration if using
-- arithmetic functions with Signed or Unsigned values
--USE ieee.numeric_std.ALL;

ENTITY Example_02_FA_4bit_tb IS
END Example_02_FA_4bit_tb;

ARCHITECTURE behavior OF Example_02_FA_4bit_tb IS

-- Component Declaration for the Unit Under Test (UUT)

COMPONENT Example_02_FA_4bit
PORT(
A : IN std_logic_vector(3 downto 0);
B : IN std_logic_vector(3 downto 0);
Cin : IN std_logic;
Sum : OUT std_logic_vector(3 downto 0);
Cout : OUT std_logic
);
END COMPONENT;

--Inputs
signal A : std_logic_vector(3 downto 0) := (others => '0');
signal B : std_logic_vector(3 downto 0) := (others => '0');
signal Cin : std_logic := '0';

--Outputs
signal Sum : std_logic_vector(3 downto 0);
signal Cout : std_logic;
-- No clocks detected in port list. Replace <clock> below with
-- appropriate port name

BEGIN

-- Instantiate the Unit Under Test (UUT)
uut: Example_02_FA_4bit PORT MAP (
A => A,
B => B,
Cin => Cin,
Sum => Sum,
Cout => Cout
);

-- Stimulus process
stim_proc: process
begin
-- hold reset state for 100 ns.
wait for 100 ns;

-- insert stimulus here
A <= "0011";
B <= "0100";
Cin <= '1';
wait;
end process;

END;

پاسخنقل‌قول
ارسال‌شده : 7 فروردین، 1399 3:09 ب.ظ
جواد
(@m12gsj)
عضو برجسته

کدهاتون هیچ مشکلی ندارن و شبیه سازی هم میشن
1 v- رو طبق راهنمایی که تو این لینک هست فعال کنین تا توضیحات بیشتری بده در مورد خطا
https://www.xilinx.com/support/answers/32357.html

پاسخنقل‌قول
ارسال‌شده : 8 فروردین، 1399 10:26 ب.ظ
به اشتراک بگذارید:
>