تراشه FPGA و منابع داخلی آن
2
ارسال
2
کاربران
1
Reactions
829
نمایش
شروع کننده موضوع
با سلام خدمت مهندسین عزیز
من یک ماشین حالت و چند پروسه رو توصیف کردم و گزارش سنتز بصورت زیر هست :
(Minimum period: 3.182ns (Maximum Frequency: 314.268MHz
Minimum input arrival time before clock: 4.687ns
Maximum output required time after clock: 4.174ns
Maximum combinational path delay: 5.278ns
با توجه به اینکه حداقل دوره تناوب کلاک از ماکزیمم تاخییر مسیر ترکیبی کمتره حالا من برای اعمال کلاک به مدار کدوم رو در نظر بگیرم که مدار به درستی کار کنه؟ به عبارتی باید 5.278 ns باید مد نظر گرفته شه یا 3.182 ؟
با تشکر
ارسالشده : 15 اردیبهشت، 1400 5:47 ق.ظ
سلام،
برای کلاک باید مقدار Minimum period را در نظر بگیرید.
موفق باشید
ارسالشده : 3 خرداد، 1400 1:51 ب.ظ
reza_73 واکنش نشان داد