انجمن گفتگوی فراد اندیش

به اشتراک بگذارید:
آگاه‌سازی‌ها
پاک‌کردن همه
جواد
جواد
گروه: عضو شده
عضو شده: 12 اردیبهشت، 1396
عضو برجسته
2
خواهش می کنم توی نرم افزار ایتا هستم @Mdjavad

در تالار زبان توصیف سخت‌افزاری VHDL

1 سال قبل
بله تو لبه بالا رونده کلاک ورودی هرمقداری داشته باشه وارد شی...

در تالار زبان توصیف سخت‌افزاری VHDL

1 سال قبل
با فرض عرض بیت 4 شما در اصل اینو نوشتین sr(1) <= sr(0) sr...

در تالار زبان توصیف سخت‌افزاری VHDL

1 سال قبل
سلام برای ساخت شیفت رجیستر باید یک سیگنال چندبیتی (به تعداد ...

در تالار زبان توصیف سخت‌افزاری VHDL

1 سال قبل
سلام از نمونه کارهایی که در اینترنت هست میشه فهمید که fpga ب...

در تالار پردازش سیگنال دیجیتال با FPGA

1 سال قبل
سلام برای این کار کافی است به سیگنال های بلاک رمتون مقدار او...

در تالار موضوعات متفرقه در مورد FPGA

1 سال قبل
کدهاتون هیچ مشکلی ندارن و شبیه سازی هم میشن 1 v- رو طبق راهن...

در تالار مجموعه نرم‌افزاری ISE

2 سال قبل
کدتون مشکلی نداره ماژول تست بنچ رو چه جوری درست میکنین؟ اون...

در تالار مجموعه نرم‌افزاری ISE

2 سال قبل
سلام لطفا کدهاتون رو بزارین

در تالار مجموعه نرم‌افزاری ISE

2 سال قبل
سلام اینجوری که من فهمیدم هیچ وقت نمیشه به طور 100 درصد از ت...

در تالار تراشه FPGA و منابع داخلی آن

2 سال قبل
خواهش می کنم موفق باشین

در تالار پردازش سیگنال دیجیتال با FPGA

2 سال قبل
سلام باید یک رجیستر 1024 بیتی داشته باشین و تو لبه ی بالارون...

در تالار زبان توصیف سخت‌افزاری VHDL

2 سال قبل
سلام به نظرم باید از مدار تشخیص گذر از صفر کنین به کمک اختلا...

در تالار پردازش سیگنال دیجیتال با FPGA

2 سال قبل
سلام سلامت باشین خداروشکر حل شد ممنون

در تالار تراشه FPGA و منابع داخلی آن

2 سال قبل
خیلی ممنون از پاسختون مسئله اینه که ماژول اصلی من بسیار حجم...

در تالار تراشه FPGA و منابع داخلی آن

2 سال قبل
صفحه 1 / 2
به اشتراک بگذارید:
>